请问VHDL中端口、信号、变量有何异同?
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端口跟信号：端口有方向，信号无方向之分，端口相当于元器件的引脚，信号就是元件内部的连线，除这个外端口可以看做信号
信号跟变量：变量只能在进程中使用，相当于C中的局部变量，生成的电路是暂存单元；信号相当于C中的全局变量，在进程内外均可使用，生成的是连线或存储单元
以上是我的理解，情况大致这样子，希望对你有用！
信号跟变量：变量只能在进程中使用，相当于C中的局部变量，生成的电路是暂存单元；信号相当于C中的全局变量，在进程内外均可使用，生成的是连线或存储单元
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