Question

关于以太网控制器MII接口的一段Verilog程序，有不懂的地方，希望大侠们指教啊，谢谢啦

程序如下：不解的地方就在于输入的CtrlData ,Rgad,Fiad，和输出的Prsd都代表什么呢，比如prsd是从外部PHY芯片读取状态数据，这是读取的怎么样的状态数据呢？输入的Ctrldata是16位的，这是什么地址，由什么组成呢？请大家帮我分析一下，万分感谢啦
Clk,
Reset,
Divider,
NoPre, //无报头
CtrlData, //写到外部PHY芯片寄存器的地址
Rgad, //PHY寄存器的地址
Fiad, //PHY的地址
WCtrlData, //写控制数据操作
RStat, //读状态操作
ScanStat, //查找状态操作
Mdi, // MII数据输入
Mdo, //MII数据输出
MdoEn, //MII数据输出使能信号
Mdc, //MII数据时钟
Busy, //忙信号+
Prsd, //从外部PHY芯片读取状态数据
LinkFail, //连接整体信号
Nvalid, //非法状态
WCtrlDataStart, //复位MII命令寄存器的WCTRLDATA位的信号
RStatStart, //复位MII命令寄存器中的RSTAT位的信号
UpdateMIIRX_DATAReg //用读数据来更新MII的RX_DATA寄存器
);

input Clk; // Host Clock
input Reset; // General Reset
input [7:0] Divider; // Divider for the host clock
input [15:0] CtrlData; // Control Data (to be written to the PHY reg.)
input [4:0] Rgad; // Register Address (within the PHY)
input [4:0] Fiad; // PHY Address
input NoPre; // No Preamble (no 32-bit preamble)
input WCtrlData; // Write Control Data operation
input RStat; // Read Status operation
input ScanStat; // Scan Status operation
input Mdi; // MII Management Data In

output Mdc; // MII Management Data Clock
output Mdo; // MII Management Data Output
output MdoEn; // MII Management Data Output Enable
output Busy; // Busy Signal
output LinkFail; // Link Integrity Signal
output Nvalid; // Invalid Status (qualifier for the valid scan result)

output [15:0] Prsd; // Read Status Data (data read from the PHY)

output WCtrlDataStart; // This signals resets the WCTRLDATA bit in the MIIM Command register
output RStatStart; // This signal resets the RSTAT BIT in the MIIM Command register
output UpdateMIIRX_DATAReg;// Updates MII RX_DATA register with read data

Answer 1

这个和外部phy芯片有关，要去看外部phy芯片的厂家数据手册吧。这个应该是fpga的mac模块，和外部phy相连。 自己看看mac模块的Verilog程序 不就知道了， 还是说这是fpga的ip核的外部管脚声明，如果是ip核，那具体mac模块怎么描述的都是加密的你是看不到的。

Answer 2

你好，这个可以看一下参考文档的，我有一个问题也想请教你一下，这个程序里的 BUSY信号时怎么用的呢？MII中也有忙信号吗？