Question

VHDL中端口、信号、变量有何异同?

Answer 1

端口是在实体中定义的，是实际存在的，对应着芯片的引脚；信号是在结构体中定义的，是个全局量，进程之间可以通过信号来通信，交换数据；变量是个局部量，只能用在定义的结构体或进里，不能用跳出进程或结构体。