verilog语言的 testbench 如何自动生成 可以用modelsimSE吗
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首先是可以自动生成的，但是需要你自己添加你所需要的测试环境。其次建议使用modelsim-altera因为这是跟quartus ii无缝结合的。具体自动生成操作processing→ start→ start test bench然后在工程目录下，simulation目录下会发现发现一个与工程同名的.vt文件，这就是测试文件，需要你手动修改才能用。以上，有什么问题可以继续追问
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