Question

我打开chipscope每次都no processing running我用的是Xilinx V5的板子，为了先测试一下，我就编写了一个开

module led(clk,switch,ledout);
input clk;
input switch;
output ledout;
reg ledout;
always @ ( posedge clk)
begin
if (switch==0) ledout=1;
else ledout=0;
end
endmodule
程序很简单，我拐角约束时候，没有进行时钟周期和占空比约束，直接用的IO口约束，我的时钟用板子上的时钟33M的那个。而且其他两个，都是配套在说明书上的：AF13和U8，这正好是一个开关控制这个灯。
然后我仿真成功，开始往里面下载，也好用，一路畅通。可以看到板子上面的灯受我开关控制。接下来，我开始用chipscope：
1. 我建立一cdc文件，文件配置如下：之后我设置select net时候，采样时钟我用的是clk_BUFGP（非灰色显示里面就这一个是时钟，其他事输出的BUF还有switch和VCC),然后我后面的tragger选的就是一个输出ledout，一个switch。
2，然后我就开始了，先implement，不过translate和map都显示警告，但布局是绿色对勾，之后我想生成bit数据，然后还是警告，之后，我再运行chipscope的界面，怎么也打不开。所有警告如下： 重点可能是前几个吧
NgdBuild:486 - Attribute "INIT_FILE" is not allowed on symbol "U0/I_NO_D.U_ILA/U_CAPSTOR/I_CASE1.I_YES_TB.U_TRACE_BUFFER/U_RAM/I_V5.U_CS_BRAM_CASCADE_V5/I_DEPTH_LTEQ_32K.U_SBRAM_0/I_B18KGT0.u_ramb16/U_RAMB16" of type "RAMB16". This attribute will be ignored.
Pack:2549 - The register "ledout" has the property IOB=TRUE, but was not packed into the OLOGIC component. The output signal for register symbol ledout requires general routing to fabric, but the register can only be routed to ILOGIC, IODELAY, and IOB.
PhysDesignRules:372 - Gated clock. Clock net icon_control0<13> is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop.
LIT:244 - All of the single ended outputs in this design are using slew rate limited output drivers. The delay on speed critical single ended outputs can be dramatically reduced by designating them as fast outputs.
Timing:3339 - The clock-to-out numbers in this timing report are based on a 50 Ohm transmission line loading model. For the details of this model, and for more information on accounting for different loading conditions, please see the device datasheet.
Bitgen:40 - Replacing "Auto" with "NoWait" for option "Match_cycle". Most commonly, bitgen has determined and will use a specific value instead of the generic command-line value of "Auto". Alternately, this message appears if the same option is specified multiple times on the command-line. In this case, the option listed last will be used.
我不懂的是，为什么我仿真和下载到板子上都好用，但单单就用不了chipscope啊，诡异死了。。。那位大神帮我看看啊。。我纠结好久了，上回调试我的那个主程序，也是出现这个问题。主要是generate file的时候，总是警告叹号，但我查过，这种时钟gate clock的警告是可以忽略的，然后还是不行。。。我认为没有这个chipscope软件呢，所以我就又安装了一次，而且，我的generate file，设置的也是JTAG啊。。。

Answer 1

跑不起来话 console里面肯定会报错的
把error贴过来

追问

上面是全部的warning和info，但是没有error，我也不知道为什么，虽然generate file时候会出现叹号警告，显示什么Gate clock 就是上面的第四条PhysDesignRules:372 - Gated clock. Clock net icon_control0 is sourced by a ..(上面有），但也不影响吧。我就死活运行不起来，而且我跑板子，程序都好用，板子上的灯也亮，就是运行不出来。我是13.4的版本，是不是这版本的问题啊。。。。我幻灭多次了。按说怎样都可以打开界面啊

追答

你看你在开始菜单里面能打开chipscope analyzer么
我能直接打开

追问

我按照你的方法做了，然后确实打开了。之后我用我之前的主程序仿真。（内有IP CORE)但是我加载了比特流之后，他没有找到我的链，错误是ICON core Version v13.4 is not support.
INFO: FOUND 0 core units in the JTAG device chain.
话说回来，要是找不到我的Core，是不是我的IPcore不能支持符号呢。我是用IP core建的symbol,然后做的原理图。我是V5110T的板子。13.4的ISE，V5库里面是13.1的显示，应该也支持吧。。。不懂了。

追答

使用chipscope的流程有问题吧 再从书上找下使用流程吧~

追问

谢谢你~~~~~

Answer 2

generate bit 完了你要双击最后的那个Analyze Design using chipscope啊。
chipscope就会被打开 之后你要用chipscope下载你的bit进入fpga。

追问

关键是，我根本打不开那个analyze design，所以才来问的啊。。。
我也不知道为什么，每回都是显示no processing running在process框的开头。
我虽然generate bit有警告，但也不至于打不开啊。
不知道哪里错着呢。明明，板子都能跑起来啊。

追答

那你在xilinx的安装目录里面能打开 chipscope吗
开始菜单里面就有，在ise tool里面 很好找