Question

verilog实现并行输入串行输出，并且带奇偶校验位，老师课堂留的作业，不做出来不让吃饭，救救我吧，在线等

如题 不胜感激，好人啊

Answer 1

module para_to_serial_8bit(para_in,clock,reset,ser_out);
input [7:0] para_in;
input reset,clock;
output ser_out;

reg ser_out;
reg [7:0] data;

always@(posedge clock or negedge reset) begin
if(~reset) begin
ser_out <= 1'b0;
data <= para_in;
end
else begin
data <= {data[6:0],Z};
ser_out <= data[7];
end
end
endmodule

Answer 2

做这个事确实没时间吃饭。