请问哪里有vhdl和verilogd的混合程序得例子，要大一点的，希望有东西的大神能指条明路
展开全部
你一个模块用vhdl写，另一个模块用verilog写，再用一个top level entity把他们实例化一下，连接起来，就算混合了吧
更多追问追答
追问
这个已经弄好了，现在就是想找一些中型的vhdl项目源码，不知到你哪里有没有
追答
opencores.org上面有，自己注册一下随便下
本回答由提问者推荐
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
