麻烦大神帮忙用verilog hdl语言设计一个9人表决电路 50
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麻烦大神帮忙用verilog hdl语言设计一个9人表决电路用verilog hdl语言设计一个9人表决器，
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假设同意为1，反对为0；
九个输入，求和大于5算通过
module (
input [8:0] vote;
output pass;
);
wire [3:0] vote_sum;
assign vote_sum = vote[0]+vote[1]+...+vote[8];
assign pass = (vote_sum >='d5) ? 1'b1:1'b0;
endmodule
九个输入，求和大于5算通过
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input [8:0] vote;
output pass;
);
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assign vote_sum = vote[0]+vote[1]+...+vote[8];
assign pass = (vote_sum >='d5) ? 1'b1:1'b0;
endmodule
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