Question

quartus Ⅱ编写的Verilog HDL程序有错误（Error （10112）），求高手帮忙看看！

Error (10112): Ignored design unit "key4" at key4.v(1) due to previous errors
程序如下
module key4(clk,a,b,r);
(* chip_pin="125" *) input clk;
(* chip_pin="76,75,74,73" *) input [3:0] a;
(* chip_pin="86,80,79,77" *) output [3:0] b;
(* chip_pin="34,38,39,42" *) output [3:0] r;
reg [1:0] c; reg [3:0] r,b;
always @ (posedge clk)begin
c>=c+1;
case(c)
0: b=4`B0111; 1: b=4`B1011; 2: b=4`B1101; 3: b=4`B1110;
endcase
case({b,a})
8`B0111_1110 : r=4`H0; 8`B0111_1101 : r=4`H1;
8`B0111_1011 : r=4`H2; 8`B0111_0111 : r=4`H3;
8`B1011_1110 : r=4`H4; 8`B1011_1101 : r=4`H5;
8`B1011_1011 : r=4`H6; 8`B1011_0111 : r=4`H7;
8`B1101_1110 : r=4`H8; 8`B1101_1101 : r=4`H9;
8`B1101_1011 : r=4`HA; 8`B1101_0111 : r=4`HB;
8`B1110_1110 : r=4`HC; 8`B1110_1101 : r=4`HD;
8`B1110_1011 : r=4`HE; 8`B1110_0111 : r=4`HF;
endcase
end
endmodule

Answer 1

module key4(clk,a,b,r);
(* chip_pin="125" *) input clk;
(* chip_pin="76,75,74,73" *) input [3:0] a;
(* chip_pin="86,80,79,77" *) output [3:0] b;
(* chip_pin="34,38,39,42" *) output [3:0] r;
reg [1:0] c; reg [3:0] r,b;
always @ (posedge clk)begin
c<=c+1;//主要问题你这边赋值存在问题，你那个不是赋值符号
case(c)
0: b=4`B0111; 1: b=4`B1011; 2: b=4`B1101; 3: b=4`B1110;
endcase
case({b,a})
8`B0111_1110 : r=4`H0; 8`B0111_1101 : r=4`H1;
8`B0111_1011 : r=4`H2; 8`B0111_0111 : r=4`H3;
8`B1011_1110 : r=4`H4; 8`B1011_1101 : r=4`H5;
8`B1011_1011 : r=4`H6; 8`B1011_0111 : r=4`H7;
8`B1101_1110 : r=4`H8; 8`B1101_1101 : r=4`H9;
8`B1101_1011 : r=4`HA; 8`B1101_0111 : r=4`HB;
8`B1110_1110 : r=4`HC; 8`B1110_1101 : r=4`HD;
8`B1110_1011 : r=4`HE; 8`B1110_0111 : r=4`HF;
endcase
end
endmodule

Answer 2

8`B0111_1110 : r=4`H0; 8`B0111_1101 : r=4`H1;
8`B0111_1011 : r=4`H2; 8`B0111_0111 : r=4`H3;
8`B1011_1110 : r=4`H4; 8`B1011_1101 : r=4`H5;
8`B1011_1011 : r=4`H6; 8`B1011_0111 : r=4`H7;
8`B1101_1110 : r=4`H8; 8`B1101_1101 : r=4`H9;
8`B1101_1011 : r=4`HA; 8`B1101_0111 : r=4`HB;
8`B1110_1110 : r=4`HC; 8`B1110_1101 : r=4`HD;
8`B1110_1011 : r=4`HE; 8`B1110_0111 : r=4`HF;

你看这个代码！