Question

cadence allegro 16.3 生成 不了 网表 ?

cadence allegro 16.3 中 只画了一个 电阻，封装 0603, DRC 检查 没有问题, 但是 生成 网表时总是 出现以下 错误信息 :
********************************************************************************** Netlisting the design *********************************************************************************Design Name:E:\cade_ex\ex02\lc02.dsnNetlist Directory:E:\cade_ex\ex02\allegroConfiguration File:E:\Cadence\SPB_16.3\tools\capture\allegro.cfgSpawning... "E:\Cadence\SPB_16.3\tools\capture\pstswp.exe" -pst -d "E:\cade_ex\ex02\lc02.dsn" -n "E:\cade_ex\ex02\allegro" -c "E:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v 3 -l 31 -s "" -j "PCB Footprint" -hpath "HPathForCollision"Scanning netlist files ...Loading... E:\cade_ex\ex02\allegro/pstchip.datLoading... E:\cade_ex\ex02\allegro/pstchip.datLoading... E:\cade_ex\ex02\allegro/pstxprt.datLoading... E:\cade_ex\ex02\allegro/pstxnet.datpackaging the design view...Exiting... "E:\Cadence\SPB_16.3\tools\capture\pstswp.exe" -pst -d "E:\cade_ex\ex02\lc02.dsn" -n "E:\cade_ex\ex02\allegro" -c "E:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v 3 -l 31 -s "" -j "PCB Footprint" -hpath "HPathForCollision"
原理图如下

请 高手 指点 为何 不能 生成 网络表 netlist

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Answer 1

确认一下有没有设置零件的封装名字

Answer 2

16.6跟16.3哪个好用些啊？