Question

关于verilog一个小程序，编译正常，但当用rtl simulition时，modelsim中不显示任何输入输出接口。高手说下

module chenfaqi_4(a,b,out);
input [3:0]a,b;
output [7:0]out;
integer i;
reg [7:0]r;
always@(*)
begin
if(b[0]==0)
r=0;
else
r=a;
for(i=1;i<=3;i=i+1)
begin
if(b[i]==1)
r=r+(a<<i);
end
end
assign out=r;
endmodule

Answer 1

【1】for语句与CPU的for语句意义是两码事。CPU的for是从m'干'到n个，Verilog是'有'm到n个!
【2】ModelSim要初始化一些寄存器，最好(一定)要有reset过程，明确初始参数，便于观察后来的变化，否则ModelSim会装糊涂的，你什么也看不见；

Answer 2

应该是testbench有问题。写RTL代码最好不用for循环。

Answer 3

那要看testbench是怎么写的。还有，为这么用组合逻辑写？那个for循环，很可能综合的结果不是你想要的。