Question

请高手！fpga和da的问题

我用fpga xc3s50和da ths5651相接时。da的时钟是和fpga的GCLK连接吗民？还是单独再给da提供时钟
谢谢啊！后来我看了da的数据手册，发现我的da的模式错了。我用的是无符号二进制，我把da模式设置为1了。1是处理的有符号的二进制。再次感谢

Answer 1

THS5651在不同的供电电压下，其clk的上限不同。你应当根据DAC的实际需要决定THS5651的clk频率。
至于FPGA的时钟，则要根据你的系统需求设定成某个工作频率。通常这个工作频率要高于DAC的clk频率。
你可以设计一个分频器，或者直接利用厂家提供的IP资源，将FPGA的主时钟分频之后作为THS5651的clk。
这种方法可以使你设计的系统中各个模块（包括FPGA外部的THS5651）的时钟都在一棵时钟树上，虽然它们的频率可能不同，但相位差保持相对固定。

追问

我现在把dac的clk直接接到fpga的时钟上的，没有分频，用计数的方式编的锯齿波和方波，不是用的dds技术。出来的波形连到示波器上不仔细看根本就不像。da外围电路图我反复检查也没有发现错误。苦恼

追答

1.注意DA是电压输出类型还是电流输出类型，如果是电流输出类型的，需要在DA的电流输出端加一个运放，将电流的变化转换成电压的变化；
2.DA的建立时间是有一个上限指标的，向DA输出数字量的周期（两个数字量之间的时间间隔），不能大于这个建立时间。

追问

再麻烦您一下。我把我的图传上。

我的clk时钟是30M，相当于每上升沿输出一个数字量，相当于每33.3ns向da输出数据。我的da用的是ths5651建立/保持时间1ns但不知道是您说的上限指标。da的时钟用的也是30M。我用的运放是ths3001.

追答

你对FPGA的描述做一下时序仿真，看看FPGA输出的DA9~DA0数据是否正确，DA CLK的上升沿在有效数据中间，还是下降沿在有效数据中间，也就是说，每个DA CLK的有效边沿是否与有效数据吻合？你锁存到DA芯片中的数据，应当是稳定的才行，不能在数据变化的阶段锁存数据。
你把仿真结果图发上来，再讨论。

Answer 2

nereus78的回答已经可以解决你的问题了，只不过你还可以找个例程看一下pin planner