Question

为什么我用modelsim仿真出来的时钟只有其中一个是高阻态恩

我刚怎么样去找问题出在哪？

若以下回答无法解决问题，邀请你更新回答

Answer 1

如果这是你想要在tb中产生的时钟信号的话，很有可能是因为你的clk_100m没有给初始值，你不妨检查一下看看！有问题在问我！

追问

奥，我没说清楚。上面的clk是原始时钟，然后clk_20m,clk_100m,clk_sdram都是pll例化出来的。我觉得如果是pll例化的问题，那应该都是高阻态，可是现在只有一个事，我就不知道为什么了？

追答

直接调用的PLL宏么，如果是这样的话，应该不会有什么问题啊，看看你的M和N参数，实在不行，重新添加一次，在编译试试

追问

我把pll单独拿出来就没问题，但是放到fifo中就有问题了。

追答

那你看看你的fifo的深度和宽度满不满足要求
你产生时钟信号，为啥要用fifo呢？应该不用的 啊

Answer 2

这个时钟没接入信号？

追问

奥，我没说清楚。上面的clk是原始时钟，然后clk_20m,clk_100m,clk_sdram都是pll例化出来的。我觉得如果是pll例化的问题，那应该都是高阻态，可是现在只有一个事，我就不知道为什么了？

追答

那可能是你这一个例化错了，PLL产生时钟是互不影响的，错一个说明你这个在定制的时候出了问题，你再看看是不是定制上出了问题

追问

我把pll单独拿出来就没问题，但是放到fifo中就有问题了。