Question

FPGA verilog -----我有个模块里有initial部分，综合时有警告，

Initial statement will only initialize memories through the usage of $readmemh and $readmemb. Everything else is ignored
请问最后生成烧写程序，inital这部分会不会被忽略掉？那我在顶层文件里intial可不可以呢？

Answer 1

从通知来看，是会被忽略掉的。但是不建议在可综合代码中嵌入initial语句。可能会造成设计不可移植。