Question

verilog initial问题

请帮忙指点一下，我有段程序，如果不加initial的话，仿真时，count和flag没有波形，
我尝试在testbentch里initial，也没用，只有在原文件初始化才有计数的波形，觉得好奇怪。
reg count;
reg flag;
initial
begin
count=0;
flag=0;
end
always @(posedge clk)
begin
if (count==6'd40)
begin
count<=0;
flag<=~flag;
end
else count<=count+1;
end

Answer 1

仿真时，模块内部的寄存器如果没有外部复位的话，需要赋初值的
内部寄存器在外部的testbentch里是没法赋初值，testbentch只会对这个模块的输入接口信号赋值

Answer 2

testbentch里需要调用一下你的逻辑模块才行哦