Question

Verilog编译出错

module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule

报错

Answer 1

LS的说的不算错误但是不完整，不可能我随便写一个程序都要求这样吧

        这样的错误确实是因为设置的Top顶层和设置中预先设置的顶层名不同，所以造成了错误。多半是因为在建工程的是一个顶层名，而具体写代码的时候又是另外一个。或者中途换了顶层。

        解决方法一般有两种

        1.跟换代码顶层名，也就是你这里的adder4，但是这种一般不会采用，因为这个顶层名一般是有意义的，大多是根据功能来命名的，一般看到顶层模块名就大概知道功能了，乱改不是好习惯

        2.更换设置中的quartus要求的顶层，一般采用这种方法，步骤：

                打开setting菜单，然后在general中它就描述了目前使用的顶层名以及最近使用的几个顶层名，你在

        顶层实体名中更改为你目前的addr4就可以了