Question

为什么再用verilog编写程序时，always@(posedge clock or reset)语句是非法的？

会出现Error: Can't elaborate top-level user hierarchy的提示……而换成always@(posedge clock or posedge reset)就能编译通过。

Answer 1

同一个always语句的触发条件，也就是@后面的内容必须统一，要么为沿触发，要么为组合逻辑数值改变触发，这是规定。要么写成always @ (posedge clk or negedge rst)要么写成always @ (*)

Answer 2

因为FPGA里信号状态的变化都是通过沿触发的always@(posedge clock or posedge reset)表示在clock和reset的上升沿触发

Answer 3

posedge是时序逻辑，单单一个reset是组合逻辑
两者必须分开书写。

Answer 4

你好！
posedge是时序逻辑，单单一个reset是组合逻辑
两者必须分开书写。
希望对你有所帮助，望采纳。