FPGA verilog中RAM每个时钟只能读一个数据，如果想在一个时钟读多个数据该怎么办，如果改用memory行不
用memory的话，就是reg[7:0]memo[255：0];那直接用memo[1],memo[2]...不就可以直接读取了。...
用memory的话，就是reg [7:0] memo[255：0];那直接用memo[1],memo[2] ...不就可以直接读取了。
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RAM对于FPGA来说是一段专门的资源，你用寄存器组去实现就太浪费了吧 数量小的还凑合
你可以用两个RAM啊 输入存到两个RAM里 大部分控制信号都是相同的，只不过你的输出地址不同而已 实现来说也不难
还有你也可以用FIFO做啊 前一个输出是后一个输入 在结点处输出 不过这个要看你取的数据有没有规律性适合FIFO去做
你可以用两个RAM啊 输入存到两个RAM里 大部分控制信号都是相同的，只不过你的输出地址不同而已 实现来说也不难
还有你也可以用FIFO做啊 前一个输出是后一个输入 在结点处输出 不过这个要看你取的数据有没有规律性适合FIFO去做
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