Question

xilinx ISE FPGA ALTERA 高手给点verilog HDL程序阅读技巧吧，谢谢，有时候看程序看的晕乎。

现有一个ISE工程文件，主要是verilog hdl代码风格。
对于并行快较多的程序，还有状态机，看着看着就晕了，找不到信号了。
希望大家给点小技巧吧，比如利用查找技巧等快速阅读的方法，先谢谢大家了。
verilog HDL代码该如何去看，因为他不想C语言顺序执行，看起来晕头转向的……

Answer 1

我真宴谨是深有体会啊。。。看别人写的模块很头疼，大多时候，我看懂后自己重写一遍。最最重要的是两部分
1.状态机。必须看懂，牵扯到各个子模块的使能等问题，从idle状态开始自己划清楚状态图，看清楚每个状态他干了什么。
2.各个模块，包括主模块和子晌虚基模块的端口含义。
当然下一步就是各个子模块的状态机和子模块里的小模块的端口含义。以此类推

你说的技巧。。还是编译器的问题。我常用的vim.ultra edit也有很多人用。方便你誉姿对一个端口进行追踪查询。必备啊。千万别用QUARTUS或者MODELSIM编译器去看。。累死你

Answer 2

重点是弄清各个模块的接口：输入输出的去向以及所同步咐森的时钟。
有一些行业规范化的信号命名关键字要比较衫简纤敏感：比如ce、vld、en、rdy、sof、eof等。或仿

Answer 3

1、下载一个Ultra Edit，用它来看代码，会有颜色的。
2、跟踪信号可以双击信号名选中，然后简绝ctrl+F（或者F3）可以查找所有出现的位置。
3、状态机枯谈看不懂可以根拦败姿据程序把跳变的状态图画出来帮助理解。

Answer 4

处理代码扮或要用专业的编厅纤伍竖或辑器 emacs vim 什么的. ise quartus modelsim这些eda软件不是用来编辑代码的.

Answer 5

看得头痛时可以参考看下RTL，没准有帮助，注释很重要