Question

Verilog代码中未对一个输出量进行初始化时是不是把他默认为0

Answer 1

verilog 或者VHDL 如果没有复位赋初值，那么 是0是1都是有可能的
不是你想的默认为0
它是硬件代码 而不是C这种串行的代码可以添加默认值，你这是C语言的思想去思考问题了
硬件是添加一个默认值可能会多出来一个复位信号、一个寄存器存放初值
这些肯定不能让软件的编译器自动添加的，不然会出更多问题！

所以在设计的时候最好加上复位赋1 或者0
不然的话状态不确定 可能出现预想不到的现象

Answer 2

这看你他和输入的关系，如果没有关系，在仿真结构中的不定值，在综合中，大部分是0

Answer 3

赞同wangshaoshay 默认是X ，就是不确定值，在仿真的时候像没有先复位经常就会得不到预期的结果！

Answer 4

建议在上电 的时候，设置一个复位逻辑，将其复位为0