Verilog HDL中怎么让块语句顺序执行?
两个并列的always块一般是同时执行,现在想让分出个先后,该怎么做,求救达人啊谢谢,不过如果两个敏感信号有一个是相同的呢?...
两个并列的always块一般是同时执行,现在想让分出个先后,该怎么做,求救达人啊
谢谢,不过如果两个敏感信号有一个是相同的呢? 展开
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可以使用顺序语句块,让让块语句顺序执行.
顺序语句块中的语句按顺序方式执行,每条语句中的时延值与其前面的语句执行的模拟时间相关,一旦顺序语句块执行结束,跟随顺序语句块过程的下一条语句继续执行。
顺序语句块的语法如下:
begin[ :block_id{declarations} ]
procedural_statement ( s )
end
例如:
/ / 产生波形:
begin
#2 Stream = 1;
#5 Stream = 0;
#3 Stream = 1;
#4 Stream = 0;
#2 Stream = 1;
#5 Stream = 0;
顺序语句块中的语句按顺序方式执行,每条语句中的时延值与其前面的语句执行的模拟时间相关,一旦顺序语句块执行结束,跟随顺序语句块过程的下一条语句继续执行。
顺序语句块的语法如下:
begin[ :block_id{declarations} ]
procedural_statement ( s )
end
例如:
/ / 产生波形:
begin
#2 Stream = 1;
#5 Stream = 0;
#3 Stream = 1;
#4 Stream = 0;
#2 Stream = 1;
#5 Stream = 0;
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第一个Always结束后产生触发条件,输入到第二个Always块中
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那就采用不同的敏感信号来控制两个块语句,让这两个快语句的敏感信号有先后顺序
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