verilog————————求解释"输入端口可以由wire/reg驱动，但输入端口只能是wire”，
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reg相当于存储单元wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽缺省为1位。变量的每一位可以是01XZ。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状态或浮空量。 线型数据包括wirewandwor等几种类型在被一个以上激励源驱动时不同的线型数据有各自决定其最终值的分辨办法。 两者的区别是即存器型数据保持最后一次的赋值而线型数据需要持续的驱动 输入端口可以由net/reg驱动但输入端口只能是net输出端口可以使net/reg类型输出端口只能驱动net若输出端口在过程块中赋值则为reg型若在过程块外赋值则为net型 用关键词inout声明一个双向端口 inout端口不能声明为寄存器类型只能是net类型。
追问
“输入端口可以由net/reg驱动，但输入端口只能是net”，这是我最疑惑的地方，什么叫可以被驱动，然后又说这个端口是net？
追答
也就是能够被驱动 ，有时候选的是默认端口 不过也不影响效果
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