FPGA ,verilog代码问题 设计一个模块,输入是从串口接收模块送出来的字节[7:0]RX,

FPGA,verilog代码问题设计一个模块,输入是从串口接收模块送出来的字节[7:0]RX,每一组有24个字节,帧头是两个a5,检测到两个帧头a5时,将输入RX赋值给输... FPGA ,verilog代码问题
设计一个模块,输入是从串口接收模块送出来的字节[7:0]RX,每一组有24个字节,帧头是两个a5,检测到两个帧头a5时,将输入RX赋值给输出RX_OUT并计数,从每组数输出完,再将计数器归零重新开始重复上述动作。

请教大神,简略的设计方法!
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375629943
2015-05-18 · TA获得超过334个赞
知道小有建树答主
回答量:382
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首先波特率算好,然后串口接收,串转并,判断输出的字节是不是帧头,是的话就对后面的数据进行计数,计到24的时候表示接收好一帧,然后重复就好了。
追问
判断2个帧头么?我判断2个后面程序就走不下去了
追答
额 打错了 是判断是否正确。不好意思。
百度网友2b9e56145
2015-05-05 · TA获得超过166个赞
知道小有建树答主
回答量:244
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串口接收、帧检测、控制!
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