Question

请问用verilog HDL做仿真，应该在什么地方调用被测试文件，被测试文件被调用后是一直运行还是一次？

仿真文件是如何控制被调用文件?请和C语言做一比较！最好能附一例子说明。谢谢
是不是被测文件调用后就和测试文件同时执行，被调文件反复循环，由测试文件中的命令来更改被测文件的相关参数，以生成相应波形？这又与函数及任务调用有什么区别？回答的好，分不是问题！

Answer 1

这个被测试文件在testbench中，就象一个完整的电路，testbench就是一个激厉源，在不同时该给出不同的激厉，只要激厉参数变化，则被测试文件根椐其内部代码生成一个相应的输出。被测试文件在任意地方可以被调用，这是因为它的内部代码是并行除顺序块以为！

Answer 2

被测文件相当于一个模块，测试文件可以输入信号和获取被测文件输出信号。这相当于电路，是并发的，也就是同时执行。测试文件一般类似c语言，是不可综合的。函数一般可综合，而任务不可综合。使用差别请看相关书籍。

Answer 3

我最近在看一本书，Verilog HDL程序涉及与实践，人民邮电出版社的，该书是Xilinx大学合作计划制定教材，写的很不错，深入浅出，从语言的学习到实例都有详细的讲解，对于比较容易犯的问题给出了例子并有源代码，自己写一遍代码并下到板子上跑一跑，效果很不错，对于HDL语言和FPGA设计的理解又提高了一个等级，推荐楼主读一读。
bxn90724X4！

Answer 4

除了写代码的时候有语法上有点相像以外，verilog跟C语言没有可比性，前者是硬件，后者是软件。