Question

VHDL流水灯设计

三个输入 八个输出 CLR为清零端 时钟信号clk 使能信号ena输出Y接八个发光二极管 当c l r为底时系统清零此时只有D1亮，ena为高电平时时钟上升沿到来流水灯开始流动，从D1到D8再回到D1。ena为低电平时，流水灯暂停，保持原有状态。 要有效的vhdl语言设计逻辑输入。
有答案可以追加分

Answer 1

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity liushui is
port(
clk:IN std_logic;
clr:IN std_logic;
ena:IN std_logic;

y:out std_logic_vector (7 downto 0) );
end;

architecture behave of liushui is
begin
signal y_out:std_logic_vector(7 downto 0); process(clk,clr,ena) if clr = '0' then y_out<= "00000001"; elsif clk'event and clk = '1' then if ena = '1' then y_out <= y_out<<1; end if; end if;end process; y <= y_out; end behave;