求大神们编写一个verilog hdl的仿真程序 这是源程序 感激不尽
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2016-05-02
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`timescale 1ns/1ns
module test;
wire [9:0] led;
wire [6:0] seg;
wire[7:0] an;
reg [9:0] sw;
initial
begin
sw = 10'b0000000000;
#5 sw = 10'b0000000001;
#5 sw = 10'b0000000010;
end
LLKO2_key uut(.led(led), .seg(seg), .an(an), .sw(sw));
endmodule
module test;
wire [9:0] led;
wire [6:0] seg;
wire[7:0] an;
reg [9:0] sw;
initial
begin
sw = 10'b0000000000;
#5 sw = 10'b0000000001;
#5 sw = 10'b0000000010;
end
LLKO2_key uut(.led(led), .seg(seg), .an(an), .sw(sw));
endmodule
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