单口8×256RAM的读写，用Verilog语言描述，谢谢了
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module ram_a(
input EN,
input WE,
input [7:0] ADDR,
input clk,
input [255:0] DI,
output reg[255:0] DO
);
reg[7:0] RAM[255:0];
always@(posedge clk )
begin
if(EN==1) begin
if(WE)
RAM
DO<=4'b0000;
end
else if(WE==1) begin
DO<=DI;
ADDR<=ADDR+5'b00001;
end
end
endmodule
input EN,
input WE,
input [7:0] ADDR,
input clk,
input [255:0] DI,
output reg[255:0] DO
);
reg[7:0] RAM[255:0];
always@(posedge clk )
begin
if(EN==1) begin
if(WE)
RAM
DO<=4'b0000;
end
else if(WE==1) begin
DO<=DI;
ADDR<=ADDR+5'b00001;
end
end
endmodule
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