VHDL中STD_LOGIC类型+STD_LOGIC类型 是怎么处理的 30
遇到需要STD_LOGIC+STD_LOGIC的运算，知道有符号重载STD_LOGIC_UNSIGNED但是我，查看了那个库貌似没有这个类型的定义，究竟有没有，我在vhd...
遇到需要STD_LOGIC+STD_LOGIC的运算，知道有符号重载STD_LOGIC_UNSIGNED 但是我，查看了那个库貌似没有这个类型的定义，究竟有没有，我在vhdl文件中，加入了STD_LOGIC_UNSIGNED还是报错，求解决。
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2个回答
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这个只要你稍加注意即可很好区分。
当你的信号为1bit时
用std_logic，比如：
clk：in
std_logic
当你的信号为>1bit时
用std_logic，比如：qout：
out
std_logic_vector（7
downto
0）；表示qout信号为
8bit
希望能帮到你
当你的信号为1bit时
用std_logic，比如：
clk：in
std_logic
当你的信号为>1bit时
用std_logic，比如：qout：
out
std_logic_vector（7
downto
0）；表示qout信号为
8bit
希望能帮到你
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