verilog里的定点小数怎么输出？谢谢先
以下是我的代码：怎么才能输出，这个2.5moduletop;reg[3:0]a;wire[3:0]b;testDUT(a,b);initialbegina=5;#100;...
以下是我的代码：怎么才能输出，这个2.5
module top;
reg [3:0] a;
wire [3:0] b;
test DUT(a,b);
initial begin
a = 5;
#100;
$display("output = %f", b);
end
endmodule
module test(a, b);
input [3:0] a;
output [3:0] b;
assign b = a/2;
endmodule 展开
module top;
reg [3:0] a;
wire [3:0] b;
test DUT(a,b);
initial begin
a = 5;
#100;
$display("output = %f", b);
end
endmodule
module test(a, b);
input [3:0] a;
output [3:0] b;
assign b = a/2;
endmodule 展开
2个回答
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对于FPGA的定点小数的输出，提供一个办法：
将所有的数的小数点右移一位，比如 3.0（整数3）变成 30 输出，2.5变成25输出；、
只要你知道小数点的位置即可，运算还是可以进行下去的。
将所有的数的小数点右移一位，比如 3.0（整数3）变成 30 输出，2.5变成25输出；、
只要你知道小数点的位置即可，运算还是可以进行下去的。
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