Question

FPGA的IO问题，我用的型号是Altera的 EP2C8Q208C8，该芯片的PIN47管脚总是输出1.8v的电压，无论你怎么配置

module testPIN47(out);
output out;
assign out=0;
endmodule
例如我写个小程序，把out配置为47脚，运行，测量输出时1.8v，如果换成其他引脚比如48脚，则为接近0V的电压，这种情况说明了什么呢？是不是这个引脚坏了呢？还是芯片坏了，求解释，若能解答明白，100分送上
说明一下，pin47脚 是 PLL1_outp ,是PLL1的专用输出引脚的P端，48脚是PLL1的专用输出引脚的N端，和这个有关系吗？
我把同样的配置程序 下载到令一个同型号的芯片中，测量47脚，是接近0V，是不是我的芯片的47脚 坏了呢？ 存在这种情况吗？ 芯片没坏，只是一个引脚坏了，不能使用了？ 是什么原因导致的这种情况呢？

写了个测试程序（在追问里），clk_out配置在pin47脚，示波器测量，输出1.8V的直流电压，而把clk_out配置在PIN48 或其他管脚如PIN45 ，可以测量得到10K作用的方波，是不是说明PIN47脚确实是坏了啊啊啊？，因为不管什么程序，Pin47脚总是输出1.8V的电压

Answer 1

你这样测试芯片管脚不能说明什么，无法保证你的测试过程是有效的(代码可能被优化掉了）。建议你将外部输入信号（如时钟）从这两个管脚输出，然后再测试波形，确认管脚连通性。需要注意Pin47和48是PLL1的输出，确认管脚配置是否正确（LVDS or LVCOMS18)。如果定义错误，是有可能会出现你测试的现象。

BTW： 管脚描述是高电平或低电平即可，不用写什么1.8V（Bank电压和你的问题无关），第一次看还以为你想问电平问题那。

追问

module testPIN47(clk_in,clk_out);
input clk_in;
output clk_out;
reg[20:0] r_reg;
reg r_clk_out;
always@(posedge clk_in)
begin
r_reg20'd1000)
begin
r_reg<=0;
r_clk_out<=~r_clk_out;
end
end
assign clk_out=r_clk_out;
endmodule

Answer 2

芯片引脚坏了，是因为外部电路造成的，如外部电路不匹配

追问

外部电路很简单，就是47 ，48脚经电阻 接LED 接地，如果是外部电路造成的话，那48脚 为什么 没有问题， 是芯片的47脚坏了吗？

追答

47 48 引脚是互补的双路输出吧

Answer 3

一个引脚损坏是有可能的，可能被静电打坏。