Question

求VHDL高手：设计一个基于FPGA的16位可逆加减计数器。

设计要求：
可预置16位可逆加减计数器。要求计数器有16位计数输出同时有进位和借位输出，预置输入采用同步方式。
用FPGA开发板上的按键作为加减计数控制输入，数码管（或LED）作为计数值输出。

Answer 1

现在这种常用的功能块已经不用自己写VHDL了。在FPGA的开发系统里有现成的计数器LOGICORE，可以直接调用，而且是免费的。这种LOGICORE也是可编程的，可以设置位数，可以预置，可以加减计数等等，自己去找下。