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我这几天正好碰上这个问题,看楼主貌似问问题的时间挺早了,不过还是分享一下经验,给更多和我一样的新手们提供一点帮助。
module m_sequences(clk,signal);
input clk;
output signal;
reg signal;
reg c1,c2,c3;
reg c0=1;
always@(posedge clk)
begin
c3<=c2;
c2<=c1;
c1<=c0;
c0<=c3 + c2 ;
signal<=c3;
end
endmodule
具体细节可以看一些关于通原方面的知识,其实就是几个反馈移位寄存器,很简单
module m_sequences(clk,signal);
input clk;
output signal;
reg signal;
reg c1,c2,c3;
reg c0=1;
always@(posedge clk)
begin
c3<=c2;
c2<=c1;
c1<=c0;
c0<=c3 + c2 ;
signal<=c3;
end
endmodule
具体细节可以看一些关于通原方面的知识,其实就是几个反馈移位寄存器,很简单
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