Question

[verilog hdl ]编程遇到问题了

总是说我：signal <rw>; this signal is connected to multiple drivers. 可
是我这个rw全程序只出现一次，还
有：signal <N1>; this signal is connected to multiple drivers.可是我程序里
面根本没有N1这个变量
module LCD1(clk,rs,rw,en_out,data_out);
input clk; //系统时钟输入50M
output [7:0] data_out; //LCD的8位数据口
output rs,rw,en_out; //LCD的控制脚

reg en,en1,en_out,rs,tx_init,init_init,init_done;
reg [6:0] tran_state,init_state,state,next1,next2,next3;
reg [5:0] i;
reg [24:0] cnt;
reg [7:0] LN [35:0],DB [27:0],data,data1,data_out;
reg [19:0] i4;
reg [14:0] i3,i2;
assign rw=1'b0;

initial
begin
i=0;
i2=0;
i3=0;
i4=0;
cnt=0;
tx_init=0;
init_init=0;
init_done=0;
tran_state=done;
init_state=idle;
state=init;
end

Answer 1

你这个里面用Initial不好，太短的别看不出来，initial用于行为描述，仿真时用的吧。对寄存器初始化的话还是用时钟和复位信号完成吧。initial 写的话应该是不能综合吧。

Answer 2

表示rw被多次赋值，而且是在不同的模块中，这样会引起竞争。你把程序贴上来，我帮你看看是不是哪里违反了语法规则。

追问

程序太长了贴不上来，但是我后面的程序里都没有出现rw这个变量了，可以的话你留个QQ号，我传给你看看，谢谢啊~~

追答

你直接给我私信，我加你吧

追问

qq:1142392959谢谢啊