数电方面关于JK触发器的问题 希望达人帮忙解答一下
JK触发器JK都输入高电平Q与Q'端输出与原时刻反向这个可以理解那么后一时刻JK端全部输入低电平应该是维持原状态那么这个原状态是指JK全等于1时刻的反向状态还是更早之前的...
JK触发器 JK都输入高电平 Q与Q'端输出与原时刻反向 这个可以理解 那么后一时刻 JK端全部输入低电平 应该是维持原状态 那么这个原状态是指JK全等于1时刻的反向状态 还是更早之前的状态啊 这个有点不明白
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1个回答
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同学你好,这个我知道。
我们知道SR主从触发器的缺点在于抗干扰能力低,就是说一个时钟周期内,CLK=1,输入变化多少次,S端就要变换多少次,导致R工作时候的接受的是S的最后一次QM输出,所以,如果有干扰信号存在,就不能保证R端Q的输出是否正确。
其次,当S=1R=1,输出状态不确定也是SR的缺点。
JK触发器由于加上了Q Q'的反馈所以在CLK=1期间住触发器只有可能翻转一次(你可以假设QQ',和JK验证一下)一旦翻转,就回不到原来状态。所以从触发器在CLK=0期间得到的是住触发器唯一的第一次翻转。
还有一点,QQ'的输出改变均发生在CLK的下降沿。
不知道你明白木有?哈锻炼了我知识啊,快考试了。
我们知道SR主从触发器的缺点在于抗干扰能力低,就是说一个时钟周期内,CLK=1,输入变化多少次,S端就要变换多少次,导致R工作时候的接受的是S的最后一次QM输出,所以,如果有干扰信号存在,就不能保证R端Q的输出是否正确。
其次,当S=1R=1,输出状态不确定也是SR的缺点。
JK触发器由于加上了Q Q'的反馈所以在CLK=1期间住触发器只有可能翻转一次(你可以假设QQ',和JK验证一下)一旦翻转,就回不到原来状态。所以从触发器在CLK=0期间得到的是住触发器唯一的第一次翻转。
还有一点,QQ'的输出改变均发生在CLK的下降沿。
不知道你明白木有?哈锻炼了我知识啊,快考试了。
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