谈谈JK触发器与RS触发器的构成区别？
触发器是构成时序逻辑电路的基本单元。它是一种具有记忆功能，能储存1位二进制信息的逻辑电路。
1、基本RS触发器
最简单的触发器是基本RS触发器，基本RS触发器可以由两个与非门构成，电路如下：
基本RS触发器由电平触发，并且有一个重要的约束条件：/SD和/RD不能同时为零。即：/SD+/RD=1
2、同步RS触发器
许多时候，我们希望触发器只有在时钟来临时，输出状态改变，其它时候，触发器维持，因为这样做可以让多个电路单元的状态同时得以改变，这个时钟，我们称为同步时钟。
如下图所示，将基本RS触发器的输入端分别经过一个与非门作为钟控信号。就变成了同步RS触发器。
同步RS触发器与基本RS触发器的不同之处在于，只有时钟CP=1的时候，输出状态才能被改变。但是，同步触发器也具有一个约束条件，就是当CP=1时，S和R不能同时为1。
此外，同步RS触发器还有一个不足之处在于：当CP=1时，S和R若多次改变，每次改变都会影响输出。这种现象，称为空翻现象。
3、主从RS触发器
为了解决空翻为题，将两个同步RS触发器串联，电路如下：
主从触发器的触发翻转分为两个节拍：
（1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器工作，接收R和S端的输入信号。
（2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。
主从触发器的输出改变仅仅取决于CP的下降沿时刻。有效的解决了空翻问题。但是，主从RS触发器仍然存在约束条件：R、S不能同时为1。
4、主从JK触发器
从基本RS触发器可以看出，基本RS触发器和同步RS触发器的输出Q和/Q不会同时等于0，利用这个特点，若将主从RS触发器的两个输出分别反馈至输入，即可解除这个约束。电路如下：
