Question

用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？

我用FPGA要分配两个时钟，用自带的锁相环(PLL)进行配置。晶振是50Mhz的，分配一个170Mhz的时钟和一个150Mhz的时钟，170M的时钟都对着，到第二个150M的时钟是只能分配到148.75Mhz，请问是怎么回事？为什么不能到150M？
但是如果我用2个锁相环(PLL)分别配置170M和150M就都正确了，这是为什么？？？
求解答，，，在线等候。

Answer 1

首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D, M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O),其中M:1~64，D:1~52，O：1~128。
如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。

追问

我用的altera的cyclone iii系列的芯片，据说是因为PLL的结构所导致的。

追答

很可能的，XILINX的PLL也有同样的问题。一个PLL输出两路时钟是可以的，但是不可能是任意组合，因为有一个最小pace的限制。