FPGA求助，VHDL语言
Error:Can'tplacenode"clk"--illegallocationassignmentPIN_10Error:Can'tfitdesignindevic...
Error: Can't place node "clk" -- illegal location assignment PIN_10
Error: Can't fit design in device
Error: Quartus II Fitter was unsuccessful. 2 errors, 1 warning
怎么整，为啥不能设置时钟引脚？ 展开
Error: Can't fit design in device
Error: Quartus II Fitter was unsuccessful. 2 errors, 1 warning
怎么整，为啥不能设置时钟引脚？ 展开
2个回答
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无法分配clk到管脚上
PIN_10 这个写法写错了，或者你从别的地方拷贝过来的代码，人家用的芯片有PIN_10这个管脚，你的芯片没有，当然错了
修改或者删除这个位置约束。
第二个一样，你的设备和人家原有设备不一样
修改和物理管脚指定有关的语句，让他们符合你自己的器件。
前两个解决了，第三个自然没问题。
PIN_10 这个写法写错了，或者你从别的地方拷贝过来的代码，人家用的芯片有PIN_10这个管脚，你的芯片没有，当然错了
修改或者删除这个位置约束。
第二个一样，你的设备和人家原有设备不一样
修改和物理管脚指定有关的语句，让他们符合你自己的器件。
前两个解决了，第三个自然没问题。
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追问
引脚分配，必须在编程之后在assignment里设置的吧，PIN_10是不可能在VHDL程序中出现的。而且，我的管脚是导入的，我以前编写的tcl文件。
追答
PIN_10 可以在VHDL中指定
另外，你看下编程之后在assignment里设置，你设置对了没？
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本回答由Sigma-Aldrich提供
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确认下第10个PIN是用户IO吗？是全局时钟引脚吗？
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追问
是的。。。板子的原理图对比过了
追答
还有一个可能就是你安排两个信号到PIN10了，再仔细查下。
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