Question

怎样设置Quartus II，使得每新建一个.v文件（Verilog设计文件），文件的开头自动生成模块的说明信息？

如对模块版权所有，作者，作者单位，穿件日期，模块名和模块的作用等相关的说明信息

Answer 1

这个只能自己写，然后如果你想找个示意图的话 用自带的功能生成个图形文件。

Answer 2

那个是自己写的吧，你确定有固定的模块吗？再说直接复制人家的前面的说明不就可以了么

追问

我是将这个注释说明模块新建了一个.v文件，以后每次写新的verilog设计文件时用快捷方式在开头直接插入这个说明文件的内容就OK了。因为以前用ActiveHDL每新建一个设计文件开头都有很多自动生成的说明信息，就以为Quartus也有这个功能。