verilog怎样实现顶层文件调用其他模块？急！
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例化方法。
比如你写的子程序模块module A，在module B中：
module B（········）；
.........
.........
A 例化名字
(
A的端口说明
);
endmodule
比如你写的子程序模块module A，在module B中：
module B（········）；
.........
.........
A 例化名字
(
A的端口说明
);
endmodule
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例化，比如A调用B，那就把B在A中例化
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