怎样将在quartus原理图上的总线[3..0]分开成[3..2]和[1..0]?
总线带宽 = 频率 x 宽度（Bytes/sec）。当总线空闲（其他器件都以高阻态形式连接在总线上）且一个器件要与目的器件通信时。总线[3..0]就分开成[3..2]和[1..0]。
如果说主板（Mother Board）是一座城市，那么总线就像是城市里的公共汽车（bus），能按照固定行车路线，传输来回不停运作的比特（bit）。这些线路在同一时间内都仅能负责传输一个比特。因此。
必须同时采用多条线路才能传送更多数据，而总线可同时传输的数据数就称为宽度（width），以比特为单位，总线宽度愈大，传输性能就愈佳。
发起通信的器件驱动总线，发出地址和数据。其他以高阻态形式连接在总线上的器件如果收到（或能够收到）与自己相符的地址信息后，即接收总线上的数据。发送器件完成通信，将总线让出（输出变为高阻态）。
扩展资料：
“地址总线AB”是专门用来传送地址的，由于地址只能从CPU传向外部存储器或I/O端口，所以地址总线总是单向三态的，这与数据总线不同。地址总线的位数决定了CPU可直接寻址的内存空间大小，比如8位微机的地址总线为16位。
则其最大可寻址空间为2^16=64KB，16位微型机（x位处理器指一个时钟周期内微处理器能处理的位数（1 、0）多少，即字长大小）的地址总线为20位，其可寻址空间为2^20=1MB。一般来说，若地址总线为n位，则可寻址空间为2^n字节。
参考资料来源：百度百科-总线
AD软件本身就可以设计fpga，里面原理图可以学习AD里面的做法，直接放BUS，只是quartus没有总线分线器，所以把总线复制几段出来，然后命名，比如DATA【a..z】旁边直接划线工具画，然后改线的属性为DATA【x..y】以及DATA【a..b】就把总线分开了，分开了，然后端口自己随便放，连接对应总线，放了后重新命名，比如以往项目的常用名，这样pin直接可以方便的导入（前提硬件和以前的那一部分），到此分线改名就完成了，改名分线还有方案就是，导入模块直接用verlog HDL，或者VHDL，接口处直接改名分线就完事了，程序分线改名非常简单吧，这就不多说了，都是描述硬件线而已。
你把总线练出来一段粗的（断着没关系），点这段粗的，直接写字（比如aa[3..0]) 会显示在线上面 （另外一种方法是右击粗线，properties，改名字）
然后比如，加两个输出（如，c[1..0] d[1..0]），输出部分都连出来一段粗的（断着没关系），一条粗线上面写aa[[3..2] 另外一条写 aa[1..0] 就好了
你试试
