Question

关于verilog中 if else 的问题

请问 reg sw_state;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n) sw_state<=1'b0;
else if(sw1_en) sw_state<=1'b0;
else if(sw2_en) sw_state<=1'b1;
else ;////////
end
//////这里的 else表示的是什么意思？是else sw_state<=1'b0;的意思吗？还是其他什么功能？

Answer 1

没有其他功能，如果else后不写赋值语句的话这个else写不写都一样，都会综合出带反馈的D触发器，因为到达这条语句时，在其他条件都没满足的条件下寄存器需要保持原值。不过如果你在这个else后给寄存器赋值比如
else sw_state<=1'b0;
就不会有带反馈的D触发器了

Answer 2

if(midwd<wen<highwd) 这个条件怎么执行？
if((wen>midwd)&&(wen<highwd))
希望对你能有所帮助。