Question

xilinx ise想请教如何根据下面的顶层模块去设置vio、icon和ila三个核的参数

module SPI(clk,spics,spiclk,spido,dataout); //添加核以后的顶层模块的代码
input clk;
wire[7:0] div;
wire rst,rd,wr,spidi;
wire[7:0] datain;
output spics,spiclk,spido;
output[7:0] dataout;
wire clk0;
clkdiv x0(clk,div,clk0); //调用时钟分频模块
spimaster x1(.rst(rst), .clk(clk0), .rd(rd), .wr(wr), .datain(datain), .spics(spics), .spiclk(spiclk), .spido(spido), .spidi(spidi), .dataout(dataout)); //调用数据传输模块
wire [35 : 0] CONTROL0;
wire [35 : 0] CONTROL1;
wire [19:0] ASYNC_OUT;
wire [10:0] ASYNC_IN;
assign ASYNC_IN[7:0]=dataout[7:0]; //分配VIO核中的输入输出
assign ASYNC_IN[8]=spiclk;
assign ASYNC_IN[9]=spics;
assign ASYNC_IN[10]=spido;
assign datain[7:0]=ASYNC_OUT[7:0];
assign div[7:0]=ASYNC_OUT[15:8];
assign rd=ASYNC_OUT[16];
assign rst=ASYNC_OUT[17];
assign spidi=ASYNC_OUT[18];
assign wr=ASYNC_OUT[19];
wire [7 : 0] TRIG0; //声明触发端口
wire [0 : 0] TRIG1;
wire [0 : 0] TRIG2;
wire [0 : 0] TRIG3;
assign TRIG0=dataout[7:0];
assign TRIG1=spiclk;
assign TRIG2=spics;
assign TRIG3=spido;
//vio、 icon、 ila 三个核的调用
vio my_vio( //加入虚拟输入
CONTROL0, ASYNC_OUT, ASYNC_IN
);
icon my_icon( //承担ila core与边界扫描端口的通信
CONTROL0, CONTROL1
);
ila my_ila( //触发、捕获逻辑信号
clk, CONTROL1, TRIG0, TRIG1, TRIG2, TRIG3
);
endmodule

Answer 1

从错误的感觉，该项目无法找到文件所产生的这三个IP 你会产生暴力图标，伊拉IP verilog代码到当前项目吗？