Question

vhdl与verilog的区别是什么？

Answer 1

1、意思不一

vhdl：是一种用于电路设计的高级语言。

verilog：是一种硬件描述语言。

2、来源不一

vhdl：诞生于1982年，来自ADA。

verilog：是由Gateway设计自动化公司的工程师于1983年末创立，来自C语言。

3、层次不一

vhdl：语法严谨，比较难学，在欧洲和国内有较多使用者。

verilog：易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。

vhdl如图：

verilog如图：

4、特点不一

vhdl：具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

verilog：具有设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。

5、用途不一

vhdl：主要用于描述数字系统的结构，行为，功能和接口。

verilog：以文本形式来描述数字系统硬件的结构和行为的语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。