Question

请教关于 FPGA与CY7C68013A在SlaveFIFO下的程序 固件问题！ 目标是实现PC---USB---FPGA数据的下行。

方法有SLAVEfifo和GPIF方式
在网上看到很多介绍说 SLAVEFIFO方式简单，只需要在TD_init函数中设置成自动发送。
其他的地方不需要修改吗？
目前我在网上看到的例程是只修改了TD_init函数关于使用的端点配置，把需要的配置设定为自动收/发。这样的话，怎么样能够知道什么时间传完了？结束表示就是通过FLAGA/B/C来检测的吗？
这部分内容还不明白，请各位大侠帮帮忙。

是不是 USB端口通过接收PC机的数据，然后通过自动指针将FIFO的数据搬到SLAVE fifo中，然后自动发送？
但是现在例程中没有这部分内容啊。

Answer 1

PUDN上有SLAVEFIFO方式的VERILOG程序,你可以看一下，其实就是通过查询B/C状态就可以了，很简单