请教您一下FPGA问题哦。
modulediv(clk,clk_2,clk_4,clk_8);inputclk;outputclk_2,clk_4,clk_8;reg[2:0]cnt8;wirecl...
module div(clk,clk_2,clk_4,clk_8);
input clk;output clk_2,clk_4,clk_8;
reg [2:0]cnt8;wire clk_2,clk_4,clk_8;
always @ (posedge clk ) begin cnt8<=cnt8+1; end
assign clk_2=cnt8[0]; assign clk_4=cnt8[1];assign clk_8=cnt8[2];
endmodule我去掉了posedge，改为电平敏感。在Quartus II里仿真为什么波形是这样呢？ 展开
input clk;output clk_2,clk_4,clk_8;
reg [2:0]cnt8;wire clk_2,clk_4,clk_8;
always @ (posedge clk ) begin cnt8<=cnt8+1; end
assign clk_2=cnt8[0]; assign clk_4=cnt8[1];assign clk_8=cnt8[2];
endmodule我去掉了posedge，改为电平敏感。在Quartus II里仿真为什么波形是这样呢？ 展开
1个回答
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仿真的时候给cnt8赋初值，看下是否解决，如下：
module div(clk,clk_2,clk_4,clk_8);
input clk;
output clk_2,clk_4,clk_8;
reg [2:0]cnt8 = 3‘b0;
wire clk_2,clk_4,clk_8;
always @ (clk)
begin cnt8=cnt8+1; end
assign clk_2=cnt8[0];
assign clk_4=cnt8[1];
assign clk_8=cnt8[2];
endmodule
module div(clk,clk_2,clk_4,clk_8);
input clk;
output clk_2,clk_4,clk_8;
reg [2:0]cnt8 = 3‘b0;
wire clk_2,clk_4,clk_8;
always @ (clk)
begin cnt8=cnt8+1; end
assign clk_2=cnt8[0];
assign clk_4=cnt8[1];
assign clk_8=cnt8[2];
endmodule
更多追问追答
追问
请问赋初值这个语句怎么理解呀？修改了还是不行哦。
追答
我用modelsim_altera和ISE对上面的代码做综合后仿真，仿真结果都没问题，说明程序本身没有问题，你用的quartusII自带的仿真器我没用过，弄了半天没弄出来，好像没安装
综合前仿真未为寄存器赋初值一般不影响仿真，但是综合后的仿真如果不赋初值会使一些寄存器驱动的路径呈不定态
ISE仿真结果
modelsim仿真结果
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