Question

请教：verilog语句parameter的用法。

具体如下：
parameter initall=0，rec_data=1，data_pro=2，cmd_pro=3，send_ep1=4；
parameter process_1=5，process_2=6，process_3=7；
但是后面的程序并没有用1、2、3、……来表示rec_data、data_pro、cmd_pro（都是标号）……。例如
data_pro：
if(mem_save[O]一---1 1) state<=crnd_pro；
else be西n state<=rec data；s_w2<=1； end

求好心人解答：定义parameter的目的是什么呢？

Answer 1

initall=0，rec_data=1，data_pro=2，cmd_pro=3，send_ep1=4；

分别代表状态，如：state == 0的话，case语句就会进入initall状态，state == 1的话， case语句进入rec_data；依次类推，1、2、3、4这些标号用parameter表示，是通常的写法，代表常数参数，这样也便于修改，状态也比较直观，可以随便修改的。
每个语句如：
data_pro:
此时代表当前状态state = data_pro即2，这个data_pro可以都用2代替的。
运行下面的语句，if(mem_save[0]==1) state <= cmd_pro，也就是状态跳转到 cmd_pro即3。
1、2、3这些定义都可以在parameter那里修改的，也可以不定义的，data_pro、cmd_pro等状态那么就全是1、2、3，又不直观，而且不好修改。使用如果parameter定义，代码很多的话，修改起来比较方便，这个文件只需要修改一次，所有状态都发生变化。
有帮助请采纳，谢谢！

Answer 2

你写出来的程序别人是要读懂的，你把你所有的状态划分都用数字表示，我看到了我知道什么？
通过定义读你程序的人一下就知道你这个状态干什么，那个状态干什么。
至于说哪个是1，哪个是2都无所谓，如果状态转移基本都是顺序切换的，你也可以按照格雷编码的方式，保证每次状态切换只有一个比特位变化，比如0,1,3,2,6,4,5,7等等。

Answer 3

用来定义状态，表示状态切换

追问

谢谢，确实是状态机。能不能麻烦你详细说一下呢？后面的标号1、2、3、……代表什么，顺序换一下可以吗？可不可以不定义呢？