verilog ISE平台下问题
moduletest(inputclk,input[7:0]din,output[7:0]dout);always@(posedgeclk)begindout<=din+...
module test(
input clk,
input [7:0] din,
output [7:0] dout
);
always @ (posedge clk) begin
dout <= din + 1; //这一行出问题
end
endmodule
综合提示：
"test.v" line 30 Reference to vector wire 'dout' is not a legal reg or variable lvalue
"test.v" line 30 Illegal left hand side of nonblocking assignment 展开
input clk,
input [7:0] din,
output [7:0] dout
);
always @ (posedge clk) begin
dout <= din + 1; //这一行出问题
end
endmodule
综合提示：
"test.v" line 30 Reference to vector wire 'dout' is not a legal reg or variable lvalue
"test.v" line 30 Illegal left hand side of nonblocking assignment 展开
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dout只声明为output是属于wire型的，只能用于组合逻辑，你此处用于时序逻辑应该同时声明为reg型，如下：output reg [7:0] dout
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威孚半导体技术
2024-08-19 广告
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