Question

关于数字集成电路

如何优化数字电路，减少延时提高工作效率，还有如何根据已知门电路，计算最大和最小延时，急！！！

Answer 1

数字 IC 的传输延时时间，手册里都有，如：74S00 是 3nS ，74LS00 是 9~10nS ， CD4011 约80~100nS ，CMOS 器件传输延时比 TTL 器件大一个数量级。可见信号通过不同类型的器件，或者通过的级数不同，再进入一个器件进行逻辑运算，就会产生竞争冒险，有可能造成逻辑错误。 优化电路的方法一个是逻辑运算关系的优化，一个是传输级数可以调整一致，最佳的方法是系统有时钟控制，如计算机里的地址、数据、读 / 写，由系统时钟精确控制，地址先建立，而后数据到来，CPU 接着读 / 写，三个信号的宽度是嵌套的，完美无瑕。 http://zhidao.baidu.com/question/39442809.html 设计电路要尽量少用小规模的门电路，有时通过逻辑关系的转换，可以把已经使用的器件中多余的门或者触发器利用起来，减少芯片的数量。优化电路的方法不仅仅是理论的推导、计算，更多的是通过实践积累，心中熟悉的器件多，设计就得心应手。

Answer 2

数字 IC 的传输延时时间，手册里都有，如：74S00 是 3nS ，74LS00 是 9~10nS ，
CD4011 约80~100nS ，CMOS 器件传输延时比 TTL 器件大一个数量级。可见信号通过不同类型的器件，或者通过的级数不同，再进入一个器件进行逻辑运算，就会产生竞争冒险，有可能造成逻辑错误。
优化电路的方法一个是逻辑运算关系的优化，一个是传输级数可以调整一致，最佳的方法是系统有时钟控制，如计算机里的地址、数据、读 / 写，由系统时钟精确控制，地址先建立，而后数据到来，CPU 接着读 / 写，三个信号的宽度是嵌套的，完美无瑕。
http://zhidao.baidu.com/question/39442809.html
设计电路要尽量少用小规模的门电路，有时通过逻辑关系的转换，可以把已经使用的器件中多余的门或者触发器利用起来，减少芯片的数量。优化电路的方法不仅仅是理论的推导、计算，更多的是通过实践积累，心中熟悉的器件多，设计就得心应手。

追问

非常感谢你的回答啊，但我问的是考试题，不是实际应用，就是给一个有门电路，然后让你计算最大延时和最小延时

追答

就按题目给的参数计算呀，一种是高电平到低电平的延时，一种是低电平到高电平的延时，不复杂。

Answer 3

这个问题有点虚，感觉；
大概是尽量减少逻辑电路的串联级数，以减少延时；
门电路的最小延时应该是固有的，而最大延时，是串联延时的级数累积；而最大允许延时，与输入信号的最高频率有关；
哈哈，仅供参考

追问

非常感谢你的回答啊，但我问的是考试题，不是实际应用，就是给一个有门电路，然后让你计算最大延时和最小延时

追答

哎，既然只是一道计算题，你扯这个“如何优化数字电路”大旗干什么！
再说了，要给出具体的电路与参数才有可能计算出来啊；