Question

VHDL程序运行出现的错误怎么解决

问题1：TDF sybtax error:expected assert,constant,define,design,function,if,options,prarameters,subdesign,or title but found a symbolic name "library"
问题2：tdf syntax error:expected'(','.','['，generate, or an operation but found'='
请问这些问题是什么意思图和解决，高手帮帮忙万分感谢!!!!!!!!!!!!!!!

Answer 1

1.语法错误，你在定义变量或是信号量的时候用到了系统的关键字。
2.语法错误，对变量或信号量的赋值的时候直接用的是“=”号了吧，你试试将提示出错位置的“=”好改换为“:=”。