Question

ISE软件综合没问题，但是综合以后的仿真出现错误导致没有数据输出，都不知道这个错误是什么意思。

# ** Error: D:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver\simprims_ver_source.v(17573): $recovery( negedge RST:118219 ps, posedge CLK &&& (rst_clk_enable1 != 0):118563 ps, 600 ps );
# Time: 118563 ps Iteration: 0 Instance: /top_t/uut/\uu_baud_rx/cnt_16x_0
# ** Error: D:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver\simprims_ver_source.v(17570): $hold( posedge CLK:120563 ps, posedge I &&& (in_clk_enable1 != 0):120642 ps, 168 ps );
# Time: 120642 ps Iteration: 0 Instance: /top_t/uut/\uu_baud_rx/cnt_16x_1
# ** Error: D:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver\simprims_ver_source.v(17570): $hold( posedge CLK:125560 ps, posedge I &&& (in_clk_enable1 != 0):125608 ps, 168 ps );
# Time: 125608 ps Iteration: 0 Instance: /top_t/uut/\uu_baud_rx/cnt_16x_3
# ** Error: D:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver\simprims_ver_source.v(17570): $hold( posedge CLK:133558 ps, posedge I &&& (in_clk_enable1 != 0):133671 ps, 168 ps );
# Time: 133671 ps Iteration: 0 Instance: /top_t/uut/\uu_baud_rx/cnt_16x_7
# ** Error: D:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver\simprims_ver_source.v(17570): $hold( posedge CLK:137556 ps, posedge I &&& (in_clk_enable1 != 0):137664 ps, 168 ps );
# Time: 137664 ps Iteration: 0 Instance: /top_t/uut/\uu_baud_rx/cnt_16x_9

# ** Warning: (vsim-8756) D:/Xilinx/10.1/ISE/verilog/mti_se/simprims_ver/simprims_ver_source.v(5406): Instance 'top_t.uut.\sys_clk_BUFGP/BUFG ' - Negative timing check limits detected in simulation with cells modeled without delayed copies of data or reference signals.

麻烦帮解释一下这些错误和警告是什么意思，如何修改。。。。解决问题了，再追加分。
没有综合布线时，仿真挺好的，综合以后就出现上面的问题。

Answer 1

应该是时钟约束，没有优化好，hold time保持时间违背。看看能不能修改SDC文件，或者工程设置里面有没有优化hold time的选项。

追问

我这是ISE软件所以应该是UCF文件，但是不怎么会编写时序约束文件，而且询问同学，一般我这个简单的程序都不用约束，真的不知道该怎么弄。。。。

追答

可以从最简单的设置起啊，先设置系统时钟频率。

追问

好像我那个程序就只用约束一个总时钟，挺简单的一个程序的，我之前写过，但是还是会有问题。。。。